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基于高速传输技术的OFDM系统设计

发布时间:2020-06-30 15:59:28 阅读: 来源:转子泵厂家

引言

本文引用地址: 软件无线电(software radios)是一种新的无线电通信的体系结构。具体来说,软件无线电是以可编程的dsp或cpu为中心,将模块化、标准化的硬件单元用总线方式连接起来,构成通用的硬件平台,并通过软件加载来实现各种无线通信功能的开放式体系结构。

随着通信的发展,高速传输技术引起广泛的研究和注意。到目前为止,无线传输的速率受限于硬件条件。要实现高速传输,就必须结合各种芯片的特点,使硬件平台具有简单、通用的特点,因此需要开发一个通用平台。

dsp在控制和信号处理方面有优势,基带信号的调制、解调及fft/ifft等运算可以由dsp实现,但是在实时处理方面受到现有dsp处理速度和能力的制约。对于信号突发检测这种运算量大的处理,尤其是在高速传输时,通常要使用fpga。fpga特有的流水线设计结构可以使前后级在时间上并发,达到高效、高速。为了减小dsp在信号处理上的压力,同时满足高速要求,采用专用数字变频芯片来实现数字上下变频。

为了和软件无线电的思想统一,在系统设计时考虑兼容单载波调制解调方式,采用dsp、fpga、上下变频器的方案,不使用专用调制解调芯片。

1 ofdm原理和基带信号模型

正交频分复用[1]ofdm(orthogonal frequency division multiplex)是一种多载波调制方式,通过减小和消除码间串扰的影响来克服信道的频率选择性衰落。它的基本原理是将信号分割为n个子信号,然后用n个子信号分别调制n个相互正交的子载波。由于子载波的频谱相互重叠,因而可以得到较高的频谱效率。近几年ofdm在无线通信领域得到了广泛的应用。

当调制信号通过无线信道到达接收端时,由于信道多径效应带来的码间串扰的作用,子载波之间不再保持良好的正交状态,因而发送前需要在码元间插入保护间隔。如果保护间隔大于最大时延扩展,则所有时延小于保护间隔的多径信号将不会延伸到下一个码元期间,从而有效地消除了码间串扰。当采用单载波调制时,为减小isi的影响,需要采用多级均衡器,这会遇到收敛和复杂性高等问题。

图1是ofdm基带信号处理原理图。其中,图1(a)是发射机工作原理,图1(b)是接收机工作原理。

图1 ofdm基带信号处理原理图 在发射端,首先对比特流进行qam或qpsk调制,然后依次经过串并变换和ifft变换,再将并行数据转化为串行数据,加上保护间隔(又称“循环前缀”),形成ofdm码元。在组帧时,须加入同步序列和信道估计序列,以便接收端进行突发检测、同步和信道估计,最后输出正交的基带信号。

当接收机检测到信号到达时,首先进行同步和信道估计。当完成时间同步、小数倍频偏估计和纠正后,经过fft变换,进行整数倍频偏估计和纠正,此时得到的数据是qam或qpsk的已调数据。对该数据进行相应的解调,就可得到比特流。

这里仅讨论软件功能模块,具体算法不在此涉及。 2 硬件结构

ofdm调制解调与常规调制解调相比,所需的运算量大,尤其是当系统选用的子载波个数多时,仅在发射端的ifft变换和接收端的fft变换所需的时间就很长。通常使用fpga和高速的dsp解决该问题。由于在接收端还要完成信号突发检测、同步和频偏校正等数字信号处理,所以接收端对实时性要求更高。在该系统中,使用fpga完成信号的突发检测和定时,dsp完成fft/ifft变换和qam/qpsk调制解调。

本系统主要由4部分组成: dsp、fpga、正交数字上变频器(quadrature digital upconverter)、正交数字下变频器(quadrature digital downconverter)。系统硬件结构如图2所示。图中,d表示数据总线,a表示地址总线,c表示控制总线, l表示链路口数据线, 字母后面的数字表示总线的位数。50 mhz晶振为两片dsp及fpga提供时钟信号,32.768 mhz高稳定度晶振为ad9857和ad6654提供高质量的时钟信号。复位芯片max6708控制dsp、fpga、ad9857、ad6654和st16c550的复位。

图2系统硬件结构 dsp完成qam或qpsk的调制解调和fft/ifft变换。系统所使用的dsp[2]是adi公司的tiger sharc ts101。该dsp具有以下特性: 最高工作频率为300 mhz,3.3 ns指令周期;6 mb片内sram;2个计算模块,每个模块都有1个alu、1个乘法器、1个移位寄存器和1个寄存器组;2个整型alu,用来提供寻址和指针操作;14个dma控制器;1149.1 ieee jtag口。对于ofdm基带处理,该dsp最大的特点是: 进行256点的复数fft变换,仅需3.67 μs。

正交数字上变频器采用adi公司的ad9857。ad9857[34]最高工作频率为200 mhz,输出中频频率范围为0~80 mhz;内部集成半带滤波器、cic(cascaded integrator comb)滤波器, 反sinc滤波器和高速的14位数/模转换器,其核心是一个相位连续的直接数字频率合成器dds (direct digital synthesizer)。在该方案中,ad9857工作在正交调制模式,其32位频率控制字使输出频率的最高精确度为:sysclk(系统时钟)除以232。

正交数字下变频器采用adi公司的ad6654。ad6654[5]内部集成了一个14位、92.16 msps的模/数转换器和4/6通道的数字下变频器。每个通道可独立配置。数字下变频内部集成了频率变换器、可编程级联梳状滤波器(cic)、2个滤波器组和数字自动增益控制。其中: 频率变换是通过32位数控振荡器实现的;cic实现1~32倍的抽取;2个滤波器组包括fir滤波器和2倍抽取的半带滤波器。输入的中频模拟信号经过adc和频率变换后,使用滤波器组进行滤波和抽取,最后并行输出正交基带数字信号。输入中频信号频率最高可到200 mhz,此时,使用欠采样技术。

3 参数设计及调制

信号波形作者采用pcb八层板设计,实现了该系统的硬件平台,并在此平台基础上实现了高速ofdm传输和常规单载波调制解调,形成了一个通用宽带高速调制解调平台。设计的目的是要在该平台上实现现有的全部物理层的算法,特别是实现实时ofdm传输系统。对ofdm系统提出的指标要求如表1所列。

图3给出了32路子载波ofdm在上述参数设计下的已调信号波形(见图3(a))及其功率谱(见图3(b))。图中子载波调制方式为qpsk,码元频率为中频频率36.864 mhz,带宽是2.048 mhz。图4给出了一种单载波调制制式(以π/4qpsk为例)的时域波形(见图4(a))及其功率谱(见图4(b))。另外,数字调制方式的码元频率可达2 mhz(即对于四相调制,比特速率可达4 mbps;对于32qam调制,比特速率可达10 mbps),且子载波调制方式、比特(或码元)速率、输出中频均可调。

图3 实测ofdm波形 图4 实测π/4-qpsk波形 4 结论

本文所提出的方案有以下特点:

① 基于双dsp的结构,可工作在双工方式,同时完成信号的发射和接收;工作在tdma方式下或半双工时,dsp可通过link口进行高速通信,有利于并行处理,以提高传输速率。dsp利于基带信号的实时处理,可以实现高速调制解调。 ② 变频器具有频率分辨率高、频率变化速度快、相位连续、易于数字控制等特点。采用dsp和变频器的方案,不仅可以实现模拟调制解调,而且可以实现各种数字调制解调,兼容传统调制解调和新型调制解调方式。 ③ 在dsp和变频器之间使用fpga,实现突发信号的同步捕获,可以分担dsp的部分任务,从而提高系统的实时性。

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